icmade.com 新闻出处:IC交易网 发布时间:2011-4-11 15:00:06
相位累加器采用流水线结构,即在长延时的逻辑功能块中插入触发器,使复杂的逻辑分步完成,减小每个部分的处理延时,从而使系统稳定地运行在较高的频率上。
方波波形存储器直接调用FPGA芯片内部的ROM(2 048×1)模块,前1 024个点为0,后1 024个点为1。为了保证一个地址位对应一个ROM地址,只截取相位累加器22位地址线的高11位与ROM的11位地址线相连。
低压差分信号(Low Voltage Differential Signaling,LVDS)采用极低的电压摆幅高速差动传输数据,可以实现点对点或一点对多点的连接。图2所示为CycloneⅡ器件与INDS接口电路,由差分信号发送器、差分信号互连器、差分信号接受器组成。在实际设计中,要实现一个LVDS发送和接收,只需要在MegaWizard中调用Altlvds并进行定制即可。2 系统设计
本设计主要由两部分组成:上位机LabView和下位机FPGA。
2.1 方案设计
以LabView为软件开发平台开发人机交互界面,FPGA接受上位机命令以可变频率固定格式循环发送上位机传送的数据。设计流程,如图3所示。
2.2 上位机设计
上位机用LabView设计人机交互界面,计算出频率累加字K,通过I/O卡向下位机传送数据和命令。主要传送以下几个方面:图像数据、数字量信息字、帧头校验字、发送校验字和K。其程序面板,如图4所示。
2.3 下位机设计
下位机通过I/O卡接受上位机传输的数据和命令,并将待发送数据存储到单口RAM中,接收上位机开始命令后以可变频率、固定格式循环发送存储在单口RAM中的数据。数据传输格式如下:一帧数据130行,每行包括128 Byte。每帧数据开始发送时,先发送帧头校验字,然后再发送图像数据。图像数据发送完毕后,紧接着发送校验字,再发送数字量信息字。下位机硬件框图如图5所示。
发送数据时控制单元将从单口RAM中读取的待发送数据存放在FPGA中的乒乓RAM中,并串转换后发送数据。FPGA读取外部RAM数据存入乒乓RAM的时间必须小于并串转换后发送8位数据的时间,否则会造成数据丢失。发送的数据格式通过有限状态机控制,状态转移图,如图6所示。
3 结果测试
本设计FPGA芯片采用Altera公司的EP2C8Q208C8,使用QuatusⅡ8.1开发系统实现编程和仿真,完成对电路设计的功能和时序分析。
在QuatusⅡ中编译工程后,建立SignalTapⅡ文件并加入工程、配置STP文件、编译并将STP文件同原有的设计下载到FPGA中。人机交互界面设置发送频率为5 MHz,图像数据为循环发送0~127,数字量信息字为0~253,点击LVDS开始按钮。通过SignalTapⅡ窗口下查看逻辑分析仪实时捕获的数据,格式与要求完全一致,发送数据正确。实时捕获数据,如图7所示。另外,SignalTapⅡ中设置的采样时钟频率要大于被测信号最高频率的2倍,否则无法正确反映被测信号波形的变化,测试完毕后要将该逻辑分析仪从项目中删除。
4 结束语
文中探讨了基于FPGA和LabView的遥测信号模拟源的设计,采用了“FPGA+接口+PC”的设计方案,实现了由PC程控、传输速率4~8MHz、固定帧格式的LVDS信号。通过此方法可以在短时间内构建一个通用灵活的虚拟仪器平台,接口可以根据实际条件采用USB、串口、红外等多种方式。
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